低介电常数(Low -k)的实现通常是以降低机械性能为代价的,这使得在线路后端(BEOL)集成介电常数和封装低介电常数芯片变得困难。低k技术的开发成本高且耗时。因此,人们比以前更频繁地求助于建模来理解机械问题和避免故障。在本文中,我们提出了三种多层图案化薄膜模型来研究低k BEOL中的通道开裂。研究了铜的特性、帽和多层互连的影响,并讨论了它们对BEOL制造的影响。
低k BEOL力学建模
刘,小胡;莱恩,迈克尔·W;托马斯·肖;埃里克·利尼格;罗伯特·R·罗森博格;丹尼尔·埃德尔斯坦
2004年先进金属化会议(AMC 2004);加州圣地亚哥和东京;美国和日本;2004年10月19-21日及9月28-29日。361 - 367页。2005
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