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一种从应变硅结构中尖锐特征分析位错注入的方法
由于热膨胀系数的不匹配，晶格常数的不匹配，以及材料的生长，不可避免地会在微电子器件中产生应力。此外，在应变硅器件技术中，为了增加载流子迁移率，特意引入了应力。器件通常包含尖锐的特征，如棱角，这可能会加强应力，将位错注入硅，并使器件失效。基于尖锐特征附近的奇异应力场，本文描述了一种获得避免位错条件的方法。
我们用一个理想化的结构来说明这种方法。氮化硅(Si3N4)毯状薄膜生长在单晶硅衬底的(001)表面。然后将薄膜制成条纹图案。这里我们使用长条纹，而不是方形垫，这样我们可以专注于方法的要点，而不需要复杂的三维垫角。
当薄膜覆盖基材的整个表面时，薄膜受到均匀应力，基材无应力。当薄膜被制成条纹时，应力会在基材中积聚，并在边缘的根部增强。正是这种增强的应力将位错注入硅衬底。利用Williams、Bogy等人提出的本征函数展开法研究了奇异应力场。这种应力场的线弹性解普遍存在于一个环空内，称为k -环。整体载荷由残余应力和条带的几何形状决定，而发射位错的原子过程发生在工艺区内。总体载荷对原子过程的影响由一个参数来表征:应力强度因子k．因此，当应力强度因子达到临界值时，位错从根部释放，k = kc．的价值kc是特定于材料和楔角(本函中为90度)的常数，但与加载(如残余应力)和整体几何形状(如条纹的厚度和宽度)无关。临界条件，k = kc，给出临界应力与特征尺寸之间的标度关系。
我们将我们的分析与Kammler等人和Isomae的实验进行了比较，并预测了正确的趋势和数量级。然而，我们认识到，与一些实验观测的良好一致性可能是偶然的。我们估计的程序kc是粗糙的，可以采用更先进的模型来改进，如Rice等人的模型。我们还注意到两种相反的效果:热活化会降低的值kc，而钝边根会增加的值kc．
我们还应该注意到，考虑到在实际结构中边缘根的锐度的不确定性，的值kc可能有一个统计分布。我们不妨放弃不可靠的理论估计kc，并简单地将实验作为确定值的手段kc以及它的统计分布。该方法与断裂韧性的实验测定方法类似。
总之，我们描述了一种分析应变硅结构中尖锐特征的位错发射的方法。该方法预测了临界应力的正确数量级，并给出了应力水平与特征尺寸之间的比例关系。这些预测需要在理论和实验之间进行更系统的比较。我们的方法可以应用于其他晶体取向，材料组合，和尖锐的特征。的估计kc可能会有显著改善。这种方法可能最终有助于应变硅器件的设计。
更新如这篇论文已发表在应用物理通讯，89， 261912 (2006)．预印本附呈在这里2006年11月4日。
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 应变硅2006 11 14版。pdf |
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评论
应变硅技术
应变硅技术已经成功地应用于半导体工业，使CMOS晶体管的特征尺寸缩小到100 nm以下，从而提高了其性能。硅中应力诱导的电子/空穴迁移率变化，即压阻效应，在50年前首次被测量到。自20世纪80年代末以来，这方面的研究十分活跃。可制造应变硅技术是在20世纪90年代发展起来的。如今，几乎每个半导体制造商都在使用这种新技术来提高其产品的性能。
认为这种趋势将继续下去，CMOS中的应力将被推到一个更高的值，因为进位率与应力呈超线性关系。CMOS通道中的应力来自各种来源，如浅沟槽隔离(二氧化硅)、蚀刻停止层(氮化硅)和外延硅锗。
想象一下，在一个厘米大小的IC芯片中挤压了数亿个晶体管，每个晶体管都需要承受相当大的机械应力，并经历严峻的工艺流程。机械故障是可以想象的。
本文针对一个重要问题:应变si中的位错注入。如果位错出现在通道区域附近，可能会导致整个IC芯片漏电。当晶体管中产生越来越高的应力时，这个问题将变得至关重要。对于机械师来说，这是一个很好的机会，可以对这个价值数十亿美元的万博体育平台行业产生重大影响。
关于应变硅的几点
Min，非常感谢你的评论。我们意识到在这个领域我们还有很多事情要做。例如:
1.O优化设计．为了提高载流子迁移率，在应变硅中采用较高的应力。然而，高应力也容易诱发硅位错，从而导致漏电，对器件非常不利。必须通过改变几何形状、修改长度比或改变材料组合等方式，使两个相反的方向相互妥协。万博体育平台机械师可以为优化设计提供一定的建议。
2.位错的成核位点值得更多关注。三结在硅器件中非常常见，即三种不同的材料在一个角落相遇。在应变硅技术中，硅中的首选应力是由应力源引入的，如浅沟槽隔离(STI)、蚀刻停止、硅化物、SiGe等。应力源在硅中引入应力，但也将应力集中在这些三重结周围。所以我认为这些三重结是位错成核位点，例如gate-channel-cap的交界处。但我不确定，因为我没有找到任何实验文献报道应变硅器件的成核位点。所以我认为如果有更多的实验观察，无论是否在现场，它都将确定问题并找到解决方案。也许这对实验者来说太难了。
3.我们渴望做得更多，但问题本身我们并不清楚。因此，如果更多的业内人士帮助我们找到问题所在，那么我们就可以为这个数十亿美元的行业做出更多贡献。
如果有人能帮我，先说声谢谢。
这个问题有两个输入
这个问题有两个输入:
你能说得更具体一点吗?
嗨,最小值,
非常感谢你的投入。
1.您能更详细地说明布局依赖关系吗?例如，给我们一些文献或一些公众人物来展示不同布局的问题。然后也许我们可以解决这个问题，做出具体的贡献。
2.关于位错运动，我和志刚之前讨论过一些。但是问题对我们来说也不清楚。我们想做一些，但我们不想编造一些人工结构来研究，但工业没有在实践中使用。对这些流程和问题的了解是我的瓶颈。
意见和想法
本文对器件应变工程的应用具有一定的借鉴意义。这里有一些作者可能想要详细说明的评论，以使它更有用。
1)对于奇异场使用更强的术语，是否只能将界面应力在10-3 <r/h< 10 - 2 ?如果是这样，使用两个术语，即同时强和弱，就可以在更大的范围内很好地拟合应力，例如，到r/h< 10 - 2。如果我没记错的话，这是我在写论文Liu, Suo, and Ma时发现的，Acta垫．(1999)。如果较强的术语是好的只有到r/h=10-2，有效性范围仅为几十纳米的几个ah．它是开放的辩论是否连续模式仍然适用于几个a的位置r＝b在判据中位错注入可超出范围。
2)作者可能想看看Si3N4的周期模式随长度的影响l和间距年代．器件应变工程对它更感兴趣，因为没有芯片最终只有孤立的Si3N4，尽管这是一个很好的理想模型。
一种类似于断裂力学的位错研究方法
非常感谢。我们现在正在做(1)，但还没有考虑(2)。最初的工作是受到IBM的一个APL的启发，以及与业界几位同事的讨论。
我们对脱位的判断标准很幼稚，可能达不到当时脱位专家的标准。但对IBM实验的认同令人鼓舞。
也许更重要的是，考虑到位错成核的不确定性，我们真的应该定义kc，并使用实验来测量它，而不是假装我们知道足够多来计算它。这种精神和断裂力学是一样的。
你认为这是可行的方法吗?
中国
小虎，非常感谢你
小虎，非常感谢你的评论和想法。
1.关于曲线拟合的范围，您提到了一个非常重要的问题，即的范围k环。当我做拟合时，我检查了range高达10-32时，拟合都是好的。当拟合L/h=1时，由于对称边界条件的扰动，误差较大。因此，为了准确性和有效性，我对所有情况都使用了10-3=2，所以有效范围可以达到r/h<=10-1。即使薄膜厚度只有几十纳米，奇异应力场方程仍然成立。
如果考虑幂律本征函数的充分展开，不仅有强奇异项和弱奇异项，而且有非奇异项，那么就不用担心拟合的有效性范围。也就是位置r = b对于位错注射仍然有效。同时，有两个或更多k对位错注入临界条件的评价。这使得标准使用起来不整洁和简单。但是，你是完全正确的。你指出了一个非常重要的问题，所以c目前，我们正试图使用这两个单数术语来考虑更一般的情况。
对于SiN/硅体系，从局部模混合度的评价(即弱模与强模的应力比)请参考这篇论文)时，弱模式的贡献小于5%L / h> 2。所以更强的奇异项有合理的误差就足够了。
2.我在笔记本上思考了周期间距的影响，定性地画了一些图形。我们在这篇论文中没有包括这个效应，因为我们想清楚地解释这个方法，而不是在一篇简短的论文中写太多。间隔效果很快就能完成。希望你会喜欢。
间距的影响
嗨,小虎
正如你之前指出的，SiN通常是周期性的。间距效应是器件应变工程研究的重点。所以我们进行了新的计算并得到了结果。这是本文链接或结果的PDF文件．
从我们绘制的曲线来看，除了SiN条纹彼此非常接近之外，间距效应非常小。S / h< 1,年代间距,h厚度。所以在实际应用中，例如。S / h>1，间隔效应可能不是一个大问题。